EDA標準化機関の一つ米Accelleraは，傘下のVerification IP（VIP） Technical Subcommittee（TSC）が策定したSystemVerilogベースの機能検証手法である「Universal Verification Methodology (UVM) 1.0」を，Accellera標準として認証したと発表した。UVM ...

2022年5月下旬発行予定の新刊書籍、『検証のためのSystemVerilogプログラミング』のご紹介です。 同書の「はじめに」を、発行に先駆けて公開します。 SystemVerilogは、設計、仕様、検証機能を統一的に記述できるハードウェア記述言語です。しかし、設計分野に ...

「SystemVerilogユーザフォーラム2006」が1月27日にパシフィコ横浜で開催された。米AccelleraのVice ChairのDennis Brophy氏の講演の後，SystemVerilogの検証面と設計面についての説明をJEITA SystemVerilogタスクグループが行った。 「日経ビジネス電子版」「日経クロステック ...

Aldecの日本法人であるアルデック・ジャパンは、ハードウェアエミュレーションソリューションのソフトウェアの最新版 ...